// IC-SUBSTRAT-HERSTELLERIC-SubstratKKPCB

IC-Substrate repräsentieren die höchste Stufe der Miniaturisierung in der  PCB-Herstellung und weisen viele Ähnlichkeiten mit der Halbleiterfertigung auf. Flip-Chip-Technologie ist die Grundlage für die Verpackung von Hochleistungs-Integrierten Schaltkreisen, die in Anwendungen von Smartphones, Tablets und PCs für Endverbraucher bis hin zu Hochleistungs-Grafikarbeitsplätzen, Servern und IT-Infrastrukturgeräten verwendet werden. IC-Substrate dienen als Verbindung zwischen dem/den IC-Chip(s) und der PCB durch ein leitfähiges Netzwerk von Leiterbahnen und Löchern.

Fortschrittliche Technologie, die die Zukunft gestaltet. KKPCB stellt viele Arten von IC-Substraten her, auf denen IC-Chip(s) unter Verwendung von Drahtbonding und/oder Flip-Chip-Methoden am IC-Substrat befestigt werden. Zu den IC-Substraten, die KKPCB herstellt, gehören:

• CSP (Chip Scale Packages)
• FC-CSP (Flip Chip) CSP
• BOC (Board on Chip)
• PoP (Package on Package)
• PiP (Package in Package)
• SiP (System in Package)
• RF-Modul
• LED-Gehäuse

• Schichtanzahl: 1L / 2L / 3L / 4L, bis zu 12 Schichten.
• Minimale Leiterbahnbreite und -abstand: 25/25 µm
• Minimale Laservia/Pad: 50/100 µm
• Impedanzkontrolle für kritische Signal-Leiterbahnen
• RoHS-konforme Materialien
• Bump-Pad: minimaler Bump-Abstand von 130 µm
• Struktur: Any-Layer, Coreless, Cavity, eingebettete Passive, Embedded Trace (bis zu 20 µm Pitch)
• Breite Material- und Oberflächenbehandlungsoptionen verfügbar
• Dicke: 100 µm (2L) ~ 225 µm (4L)
• Kleinste Gehäusegröße: 3 x 3 mm bis 15 x 15 mm

• Handheld, Mobil, Netzwerk
• Smartphone, Unterhaltungselektronik und DTV
• CPU, GPU und Chipsatz für PC-Anwendungen
• CPU, GPU für Spielkonsolen (z. B. X-Box, PS3, Wii…)
• DTV-Chip-Controller, Blu-Ray-Chip-Controller
• Infrastrukturanwendungen (z. B. Netzwerk, Basisstation…)
• ASICs
• Digitales Basisband
• Leistungsmanagement
• Grafikprozessor
• Multimedia-Controller
• Anwendungsprozessor
• Speicherkarte für 3C-Produkte (z. B. Mobiltelefon/DSC/PDA/GPS/Pocket PC/Notebook)
• Hochleistungs-CPU
• GPU, ASIC-Geräte
• Desktop / Server
• Netzwerktechnik
• Spielkonsole

Das Produkt ist ein Gehäusesubstrat, das für die Kernhalbleiter von Mobilgeräten und PCs verwendet wird. Es überträgt elektrische Signale zwischen Halbleitern und der Hauptplatine und schützt teure Halbleiter vor äußeren Belastungen. Im Vergleich zu allgemeinen Substraten, da dieses Substrat ein hochdichtes Schaltungssubstrat ist, das mehr Mikroschaltkreise enthält, können die Montagefehler und die anfallenden Kosten beim direkten Bonden teurer Halbleiter auf das Substrat reduziert werden.

Die Leiterplatte für integrierte Schaltkreisverpackung (IC-Substrat) ist die Kernkomponente der Verpackung integrierter Schaltkreise. Sie ist ein direkter Träger für Halbleiterkörner (DIE) und verschiedene passive Bauelemente (Passives). Sie ist auch ein Schlüsselmaterial für fortschrittliche Verpackung. Die Verpackungsplatine bietet die Funktionen der Telekommunikationsverbindung, Leistungsverbesserung, festen Unterstützung, Wärmeableitung und Isolationsschutz für Halbleiterkörner mit verschiedenen passiven Bauelementen. Die Funktion ist die Grundlage für die Realisierung der dünnen, miniaturisierten, hochdichten und hochleistungsfähigen Verpackung integrierter Schaltkreise.

• 1,5~12 Lagen, ungerade oder gerade Lagenanzahl der Substrate, ultradünner Substrat-Stack-up
• Via-Post oder Kupferpfeiler ist ein sequenzieller Aufbau-Plattierungsprozess für Substrate, der auf jeder Lage begonnen und verbunden werden kann
• Große Kupferblockstrukturen können innerhalb des Substrats platziert werden, um den IR-Abfall zu reduzieren und die Stromintegrität zu verbessern
• Kompatibel mit traditioneller Tenting/MSAP-Technologie
• Verwendung von Via-Post oder Kupferpfeiler anstelle von Laservia, um hochdichte Verbindungen auf jeder Lage und in jeder Form zu realisieren
• Die Konsistenz der Kupferpfeilerverbindung kann die Leistung des HF-Gehäuses verbessern und die Signalintegrität gewährleisten
• Gestapelte balkenförmige Kupferpfeiler oder plattierte Wärmespreizer schaffen einen dreidimensionalen Verbindungskanal für eine effiziente Wärmeableitung für den Chip

Eine neue Art der Verpackungsmethode, bei der der Chip oder passive Komponenten zwischen den Metalllagen im Inneren des Substrats eingebettet werden und die I/O des Chips oder Bauelements durch die Mikrovias und Metalllagen zum externen Pin fan-out geführt werden. Dieses chip-eingebettete Substrat ermöglicht es, auf der Oberseite zusätzliche Chips und passive Bauelemente zu platzieren, um ein höheres Integrationsniveau an Funktionalität im 3D-Stack-up zu erreichen. Durch die Verwendung dieses innovativen und kundenspezifischen Prozesses können alle Komponenten in einem Gehäuse integriert werden, um ein neues System-Level-Gehäuse oder -Modul zu bilden.

• Das chip-eingebettete Substrat kann 1~5 Fanout-Lagen unterstützen und eine 3D-integrierte Struktur realisieren
• Nahtlose Verbindung zwischen Chip und Trägerplatine unter Verwendung eines waferähnlichen Prozesses mit Dünnfilm-Sputtern Ti/Cu (Sputter Ti/Cu)
• Flexible fortschrittliche Designregeln können dünnere und kleinere Formfaktor-Geräte als das traditionelle Halbleitergehäuse erreichen
• Hergestellt unter Verwendung des unabhängigen geistigen Eigentums (IP) von KKPCB und kompatibel mit dem traditionellen MSAP-Prozess, der eine umfangreiche Integration von Chips und passiven Komponenten ermöglicht
• Die Verbindung zwischen dem Chip und dem Substrat wird durch Sputtern einer Keimschicht aus dünnem Metallfilm (Ti/Cu) im waferähnlichen Prozess gebildet, was die elektrische Leistung und Wärmeableitung erheblich verbessert
• Wirkung sowie die langfristige Zuverlässigkeit
• Der Prozess ist ein Panel-Level-Fanout, der kostengünstigere Strukturen als aktuelle Gehäuse erreichen kann, die mit Drahtbond- oder Flip-Chip-Technologien verarbeitet werden

CSP (Chip Size Package) ist ein Produkt, dessen Gehäusesubstratgröße 120 % der Halbleiterchipgröße nicht überschreitet. Um die Flächengröße zu reduzieren, wird das CSP mit im Vergleich zu allgemeinem BGA hochdichter Verdrahtung ausgebildet. Das wichtigste Ziel von CSP ist die Reduzierung der Montagefläche.

Chip Scale Packaging (CSP) nutzt Feinmustertechnologie, sehr kleine Vias, ultradünne Kupferfolie und Build-up-Struktur für hochdichte Designs und Flexibilität. Das CSP-Substrat bietet hohe Zuverlässigkeit sowohl bei der Verbindung als auch bei der Isolation.

• Speicher, Analog, ASICs, Logik, HF-Geräte,
• Notebook, Subnotebook, Personal Computer,
• GPS, PDA, drahtloses Telekommunikationssystem

• Feinmusterungstechnologie für hochdichtes Design
• Build-up-Struktur für hohe Designflexibilität
• Hohe Zuverlässigkeit bei Verbindung und Isolation
• Verwendung von Material mit niedrigem CTE, geeignet für PoP

Dies ist ein Halbleiterchip, dessen Größe mehr als 80 % der des fertigen Teils beträgt. Es wird WBCSP (Wire Bonding CSP) genannt, weil ein Golddraht-Bondverfahren angewendet wird, um den Halbleiterchip und die Leiterplatte zu verbinden. Ein Golddraht wird verwendet, um den Chip und die Leiterplatte zu verbinden, und Mehrfachverpackung ist möglich, was das Produkt hauptsächlich für Speicherchips geeignet macht. Insbesondere UTCSP-Produkte (Ultra Thin CSP) werden mit einer Dicke von 0,13 mm oder dünner hergestellt. Mit einem hohen Freiheitsgrad bei der Chip-zu-Leiterplatte-Verbindung ist Multi-Chip-Verpackung möglich, und im Vergleich zu anderen Produkten gleicher Dicke wird eine bessere Leistung erzielt.

Der höhere Bedarf an Frequenzbandbreite, angetrieben durch eine Vielzahl von Apps und Multimedia über drahtlose Telekommunikation, erfordert mehr Bänder im Mobiltelefon. Die Migration zu fortschrittlichen Telekommunikationsprotokollen und Carrier Aggregation treiben beide die Nachfrage nach der Anzahl der Bänder sowie nach Leistungsverstärkern und Frontend-Modulen. Das HF-Modul ist die analoge Schaltung, die sich von digitalen unterscheidet. Es erfordert viel mehr Geschick beim Schaltungs-/Musterdesign und der Komponentenfertigung.

• Streifenform
• Dickes Kupfer
• Impedanzkontrolle
• Strenge Gleichmäßigkeitskontrolle

PBGA (Plastic Ball Grid Array) drückt die strukturellen Merkmale des Package Substrate aus. Mit anderen Worten, auf der Rückseite der PCB werden anstelle von Anschlüssen Lötkugeln angeordnet, um das Substrat mit der Hauptplatine zu verbinden. Der Begriff PBGA wird genauso allgemein verwendet wie der Begriff Package Substrate.

Das typische BGA-Substrat für Drahtbond-IC-Verpackungsanwendungen basiert auf glasfaserverstärktem, harzimprägniertem kupferkaschiertem Laminat. Die PBGA-Verpackung ist eine kosteneffiziente Lösung für eine breite Palette von Chip-I/O-Anzahlen. Wenn die IC-Funktionalität aufgerüstet wurde, migriert sie immer von der Leadframe-Verpackung zur BGA-Verpackung.

• Streifenform
• Mehrere Oberflächenveredelungen
• Breite Materialauswahl
• Optimierung des Substratdesigns unter Berücksichtigung von thermischer und elektrischer Leistung
• Feinerer Kugelabstand und dünnere Paketdicke
• Hohe elektrische Leistung aufgrund kurzer Drahtlänge
• Rückätzprozess
• Verfügbar sowohl für Flip-Chip- als auch für Drahtbonding
• Hochdichte Verdrahtung durch semi-additives Verfahren
• Feine Musterbildung für Bond-on-Trace-Technologie
• Dimensionsstabilität des Substrats für Package-on-Package
• Anschlussloses Plattendesign für die Verbindung

• ASIC, DSP und Speicher, Gate Arrays,
• Mikroprozessoren / Controller / Grafik
• PC-Chipsätze und Peripheriegeräte
• Grafikprozessoren
• Set-Top-Boxen
• Spielkonsolen
• Gigabit-Ethernet

CSP (Chip Size Package) ist ein Produkt, dessen Package-Substratgröße 120 % der Halbleiterchipgröße nicht überschreitet. Um die Flächengröße zu reduzieren, wird das CSP mit hochdichter Verdrahtung im Vergleich zu allgemeinem BGA gebildet. Das wichtigste Ziel von CSP ist die Reduzierung der Montagefläche.

Dies wird als Flip Chip Chip Scale Package (FCCSP) bezeichnet, da Halbleiterchips umgedreht und über einen Bump anstatt über Drahtbonding mit einer Platine verbunden werden. Es wird hauptsächlich für die Application-Processor-(AP)-Chips von mobilen IT-Geräten verwendet. Außerdem kann das Verfahren unter Verwendung von Flip Chip im Vergleich zu WBCSP unter Verwendung von Golddraht auf hochdichte Halbleiter angewendet werden, da der Weg der elektrischen Signale kürzer ist und größere Ein- und Ausgänge untergebracht werden können.

• Einzelne Einheit oder Streifenform
• Feiner Pitch, mSAP-Verfahren
• Dünne und flache Platine
• Kernloses Verfahren

• EEPROM. NAND-Flash, Leistungsmanagement, integrierte passive Netzwerke, Standard-Analogbauelement
• PRAM, LPDDR, ONEDRAM, NAND-Flash
• Mobiltelefone, PDAs, Laptop-PCs, Diskettenlaufwerke, Digitalkameras, MP3-Player, GPS-Navigationsgeräte, tragbare Produkte

KKPCB Flip Chip CSP (fcCSP)-Package – eine Flip-Chip-Lösung im CSP-Package-Format. Diese Package-Konstruktion kombiniert alle unsere verfügbaren Bumping-Optionen (Kupferpfeiler, bleifreies Lot, Eutektikum) und ermöglicht gleichzeitig Flip-Chip-Verbindungstechnologie in Area-Array-Anordnung und, beim Ersatz von standardmäßiger Drahtbond-Verbindung, in einem peripheren Bump-Layout. Die Vorteile der Flip-Chip-Verbindung sind vielfältig: Sie bietet verbesserte elektrische Leistung gegenüber der Standard-Drahtbond-Technologie, ermöglicht aufgrund erhöhter Routing-Dichte einen kleineren Formfaktor und eliminiert die Z-Höhen-Auswirkung von Drahtbond-Schleifen.

Das fcCSP-Package wird auf einem Laminat oder einem formbasierten Substrat mit oder ohne Kern montiert. Das Package wird im Streifenformat verarbeitet, um die Fertigungseffizienz zu steigern und die Kosten zu minimieren, und ermöglicht Bare-Die-, Overmolded- und Exposed-Die-Strukturen. Die thermischen Herausforderungen von Hochleistungsgeräten können durch Anbringen eines integrierten Wärmespreizers bewältigt werden. Antenna in Package (AiP) kann durch die Verwendung von Chip-Befestigung auf der Unterseite ermöglicht werden. Schließlich nutzt die fcCSP-Technologie in Kombination mit kupferpfeilergebumpten Dies Feinlinien-/Feinabstands-Substrat-Routing und Bump-Pitch, um die Lagenzahl und die Kosten zu reduzieren und gleichzeitig die elektrische Leistung zu erhöhen.

Das fcCSP-Package ist eine attraktive Option für Anwendungen, bei denen sowohl Leistung als auch Formfaktor entscheidend sind. Beispiele hierfür sind Hochleistungs-Mobilgeräte (einschließlich 5G), Infotainment und ADAS für die Automobilindustrie sowie künstliche Intelligenz. Darüber hinaus ermöglichen die Vorteile von niedriger Induktivität und erhöhter Routing-Dichte optimierte elektrische Pfade für Hochfrequenzsignale, wodurch fcCSP für Basisband, HF und In-Substrat-Antennenanwendungen geeignet ist.

FCBGA (Flip-Chip Ball Grid Array), bei dem hochdichte Mikro-Bumps verwendet werden, um die digitalen Chips und das Substrat durch den Flip-Chip-Prozess zu verbinden, und die passiven Bauelemente neben den Chips auf der Oberfläche des Substrats platziert werden, um einen BGA- (Ball Grid Array) oder LGA- (Land Grid Array) Package-Typ zu bilden. KKPCB verwendet die SAP-Technologie (semi-additives Verfahren), um das FCBGA-Substrat mit hoher Dichte und hohen Lagenzahlen herzustellen, um die High-End-Flip-Chips zu unterstützen und die hocheffiziente elektrische Verbindung und Hochgeschwindigkeitsübertragung sicherzustellen.

FCBGA-Substrate sind Halbleiterpackages mit feinen Designregeln und hoher Zuverlässigkeit. KKPCB bietet IC-Packages mit mehr als 3.000 I/Os, die der nächsten Generation von Flip-Chip-LSIs mit modernsten Designregeln und hochmoderner Prozesstechnologie entsprechen.

Das Produkt ist ein hochintegriertes Package-Substrat, das verwendet wird, um einen hochintegrierten Halbleiterchip mit einer Hauptplatine zu verbinden. Es ist eine hochintegrierte Package-Platine, die elektrische und thermische Eigenschaften verbessert, indem der Halbleiterchip und die Package-Platine mit Flip-Chip-Bump verbunden werden. Darüber hinaus erfordert die hohe Integration der CPU-Platinenschaltkreise eine Erhöhung der Anzahl der Platinenlagen und eine feine Abstimmung zwischen den Lagen; gleichzeitig ist die Fähigkeit erforderlich, dünne Platinen für schlanke Geräte herzustellen.

• Führend bei den Verschaltungsregeln wie Linie/Abstand: 9 µm/12 µm
• Fortschrittliche Bildung kleiner Vias mit Laser-Via-Technologie
• Hochzuverlässiges duroplastisches Epoxidharz verwendet
• Verschiedene Oberflächenveredelungsoptionen verfügbar (Ni/Au, SAC-Löten usw.)
• Geeignete umweltfreundliche Produkte (Halogenfrei, Bleifrei)
• 4~16 Lagen Stack-up zur Realisierung der hochdichten Verbindung Anforderung fortschrittlicher Wafer-Prozesse
• Hochpräzise, hochdichte Laser-Mikrovia-Technologie mit überlegener Ausrichtungsfähigkeit
• Ball Grid Array (BGA) oder Land Grid Array (LGA) verwenden diese Technologie für die Verbindung zum Die
• Um den SAP-Prozess zu nutzen, um hohe Präzision und hohe Dichte feiner Leiterbahnen zu erreichen
• Die uBall-Technologie wird verwendet, um bis zu Zehntausende Mikro-Sn-Kugeln auf der oberen Oberfläche des Substrats zu platzieren. Diese Sn-Kugeln werden zur Verbindung mit dem Mikro-Bump auf der Flip-Chip-Die-Oberfläche verwendet

KKPCB Flip Chip BGA (FCBGA)-Gehäuse werden um modernste, einzelne Laminat- oder Keramiksubstrate herum montiert. Unter Verwendung mehrerer hochdichter Routing-Schichten, lasergebohrter blinder, vergrabener und gestapelter Vias und Ultrafeinlinien-/Raum-Metallisierung haben FCBGA-Substrate die höchste verfügbare Routing-Dichte. Durch die Kombination von Flip-Chip-Verbindung mit ultrafortschrittlicher Substrattechnologie können FCBGA-Gehäuse elektrisch für maximale elektrische Leistung abgestimmt werden. Sobald die elektrische Funktion definiert ist, ermöglicht die durch Flip-Chip ermöglichte Designflexibilität auch erhebliche Optionen im endgültigen Gehäusedesign. KKPCB bietet FCBGA-Verpackungen in einer Vielzahl von Produktformaten an, um eine breite Palette von Endanwendungsanforderungen zu erfüllen.

Was ist der semi-additive Prozess?

Semi-Additive Process (SAP)-Technologien:

Die Elektronikindustrie bewegt sich schnell in Richtung feinerer Pitches, um die von Komponenten geforderte höhere Geschwindigkeit zu ermöglichen. Wir haben eine Migration von 1mm Pitch zu 0,8, 0,5, 0,4 und jetzt 0,25mm Pitches gesehen. Gleichzeitig steigt die Anzahl der erforderlichen I/O. Wir beginnen, zunehmend Designs mit unter 50µm (0,002”) Linien und Abständen zu sehen. Konventionelle Methoden zur Bildung von Leiterbahnen werden nicht in der Lage sein, diese Leiterplatten mit angemessener Ausbeute herzustellen.

Vorteile:

• Reduzierung von Größe und Gewicht um 90% gegenüber dem aktuellen Stand der Technik in China
• Effektive Reduzierung der Lagenzahl und Laminierungszyklen
• Erhebliche HF-Vorteile gegenüber traditionellen subtraktiven Ätzprozessen
• Erhöhte Elektronikdichte innerhalb einer festen Fläche

Technische Dokumente:

• Materialzuverlässigkeits- & Leistungsstudie
• Stack-Microvia-Zuverlässigkeit
• Wrap-Plattierung
• Fehlerbehebung bei Microvias

Leiterbahnstrukturierungstechnologie zur Ermöglichung ultrafeiner Verdrahtung

Mit einem Fokus auf SAP (Semi-Additive Process) bieten wir weltklasse Mikrostrukturierung. Wir fördern auch die Entwicklung von Leiterbahnstrukturierungstechnologien der Halbleiterebene in Richtung Zukunft.